面试的资料（DOC 67页）

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亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。15用verilog/vhdl写一个fifo控制器包括空，满，半满信号。16用verilog/vddl检测stream中的特定字符串分状态用状态机写。17用mos管搭出一个二输入与非门。18集成电路前段设计流程，写出相关

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